Die Taktimpuls LH-Flanke bertrgt demzufolge das an D liegende Signal unmittelbar nach Q. Hier sei auf eine fr den Amateur interessante (in Bild 4. 28a dargestellte) Anwendung hingewiesen, die sich direkt aus der Funktionstabelle ersehen lsst: Wird Ausgang Q des D-PF direkt mit dem eigenen Eingang D verbunden, so ist das D-PF, bei cp angesteuert und mit Q als Ausgang unmittelbar als 2:1-Frequenzteiler zu verwenden. Es liegt nmlich nach jedem Taktablauf dann bei D ein Signal an, das dem zuvor vorhandenen entgegengesetzt ist, d. h., der D-FF schaltet mit jedem cp-Impuls einmal um, wenn uerlich 0 mit D verbunden wird. Frequenzteiler. Da man den Q-Ausgang eines D-FF unmittelbar zum Ansteuern des cp-Eingangs eines weiteren D-FF verwenden kann, lsst sich mit einer D 174 und wenigen ueren Verbindungen bereits eine 4 1-Frequenzteilung realisieren. Das gleiche gelingt allerdings auch bereits (Prinzip nach Bild 4. 24b) mit einer. erheblich billigeren D100. Der Nachteil der notwendigen je 4 ueren R und G ist fr den Amateur nicht schwerwiegend.
Abb. 12 2-Bit Rückwärtszähler. Der negierte Ausgang Q´ von JK1 wird mit dem Eingang C1 von JK2 verbunden. Zeitdiagramm Abb. 13 Zeitdiagramm eines 2-Bit Rückwärtszählers. Die beiden LEDs stehen an der Position Q-JK1 = 0 und Q-JK2 = 1; dies entspricht der Dezimalzahl 2. Im Zeitdiagramm erkennt man links neben den LEDs den Zustand Q-JK1 = Q-JK2 = 1 oder 3 10. Mit der ersten fallenden Flanke an CLK wird Q-JK1 auf LOW oder 0 gezogen, während Q-JK2 auf HIGH oder 1 verbleibt. Dies entspricht der Dezimalzahl 2. D flip flop frequenzteiler 1. Mit der folgenden fallenden Taktflanke an CLK geht Q-JK1 auf HIGH und Q-JK2 bleibt auf LOW. Dies entspricht 1 10. Die nächste fallende Taktflanke zieht die Ausgänge Q von beiden Flipflops auf 0. 6. 3 - Synchroner 2-Bit Vorwärtszähler Das JK-Flipflop setzt seine Ausgänge nur bei fallender Taktflanke am CLK-Eingang. Ist Eingang 1J auf HIGH, wird das Flipflop gesetzt; bei einem HIGH an 1K wird es zurückgesetzt. Sind beide Eingänge 1J und 1K auf HIGH oder 1, toggelt das Flipflop bei jeder fallenden Flanke seinen Ausgang Q. Abb.
Das soll an einem Frequenzteiler 1: 8 -> 1: 2 3 exemplarisch gezeigt werden. Dazu sind drei JK-Flipflops hintereinander zu schalten. Abb. 4 - Frequenzteiler mit drei J-K-Flipflops. Der Ausgang Q des letzten Flipflops (JK3), wie auch die Ausgänge der anderen beiden sind mit einem Logik-Analyser verbunden (D2 - D4). Die Eingangsfrequenz ist an D0 gelegt. Abb. 5 Am Ausgang des ersten FF (JK1) hat sich die Frequenz f 0 halbiert; am Ausgang von JK2 ein weiteres mal und im dritten Schritt, am Ausgang von JK3 ein weiteres mal. Wie arbeitet die Schaltung? Die Eingangsfrequenz liegt, da t HIGH und t LOW beide auf 0, 1s eingestellt sind bei 5 Hz ( für Hinweise siehe Abb. 6). Abb. D flip flop frequenzteiler 3. 6 - Zusammenhang zwischen tHIGH, tLOW und T zur Bestimmung der Frequenz. Die oberste Zeile CLK im Oszillogramm (s. 7) zeigt eine Eingangsfrequenz von 5 Hz oder T = 0, 2s. Am Ausgang des ersten JK-Flipflops (Q-JK1) werden 2, 5 Hz oder T = 0, 4 s gemessen, am Ausgang des zweiten JK-FF (Q-JK2) 1, 25 Hz oder 0, 8 s und am Ausgang Q-JK3 0, 625 Hz oder 1, 6 s. Abb.
Entwirf einen Schaltungsaufbau für einen Teiler 1: 6. Entwirf einen Schaltungsaufbau für einen Teiler 1: 7. 6 - Zähler 6. 1 Asynchroner 2-Bit Vorwärtszähler Zähler sind Schaltungen, die eine Impulsfolge, die an ihrem Eingang anliegt, abzählen und zwischenspeichern. Sie können als Vor- oder Rückwärtszähler konzipiert sein oder beide Modi zulassen, die dann umschaltbar sind. Wie bei den Frequenzteilern spricht man von asynchronen Zählern, wenn der Ausgang des ersten Flipflops den Takteingang des nachfolgenden Flipflops ansteuert. Das ist bei der folgenden Schaltung der Fall. Abb. 10 Asynchroner 2-Bit Vorwärtszähler Dem Impuls- oder Zeitdiagramm lassen sich die vier binären Zählzustände entnehmen. D flip flop frequenzteiler watch. Die beiden LEDs stehen im Diagramm an der Stelle Q-JK1 = HIGH, Q-JK2 = HIGH. Abb. 11 - Impuls- oder Zeitdiagramm eines 2-Bit Vorwärtszählers. Die LEDs befinden sich an der Stelle Q-JK1 = Q-JK2 = 1. 6. 2 Asynchroner 2-Bit Rückwärtszähler Ein Rückwärtszähler unterscheidet sich von einem Vorwärtszähler nur dadurch, dass der negierte Ausgang Q´-JK1 vom ersten Flipflop mit dem Eingang des zweiten verbunden ist.
14 Synchroner Vorwärtszähler, 2 Bit (Simulation mit ProfiLab Expert) Die beiden Eingänge von JK1 liegen schaltungsbedingt immer auf 1, d. h., das Flipflop kehrt bei jeder fallenden Taktflanke seinen Ausgangszustand um: aus HIGH wird LOW und umgekehrt. Frequenzteiler synchron asynchron - Zähler vorwärts rückwärts - asynchron synchron - Impuls Zeit Diagramm - J K Flipflop - Unterricht - Lernmaterial - MINT - Physik. Zur Zeit t 0 ist Q-JK1 LOW, dann liegen auch die Eingänge von JK2 auf LOW und Q-JK2 ist HIGH. Ein fallender Taktimpuls an JK2 (t 1) hat keine Wirkung auf seinen Ausgang; der Zustand bleibt erhalten. JK1 wechselt aber in den Zustand Q-JK1 = HIGH und damit sind beide Eingänge von JK2 ebenfalls 1. Die nächste fallende Flanke (t 2) zieht Q-JK1 auf LOW; JK2 toggelt in den Zustand Q-JK2 = LOW und ändert bei der nächsten fallenden Taktflanke (t 3) seinen Ausgangszustand nicht. Das geschieht erst wieder bei t 4.
Der Amateur hat die Mglichkeit, ein dynamisch flankengesteuertes RS-FF, das im Verhalten dem echten D-FF sehr hnlich ist, experimentell mit einer D 100 nachzubilden. 26 zeigt die Schaltung hierfr. Der flankengetriggerte FF wird durch die Gatter D3, D4 gebildet (Setz- und Rcksetzeingnge - die statisch wirken - sind ber die Dioden V 1, V2 ankoppelbar, ebenso wie bei Bild 4. 24b), jedoch ist die unterschiedliche Ladung fr Cl, C2 jetzt nicht, vom eigenen Ausgang des FF, sondern von 2 vorhergehenden Vorbereitungsgattern D1, D2 bestimmt. Takteingang cp liegt normalerweise auf L-Pegel, wodurch D1, D2 gesperrt, ihre Ausgnge auf H und der D-Eingang somit wirkungslos sind. RS-Flipflop | einfach erklärt für dein Elektrotechnikstudium · [mit Video]. Mit der cp-Vorderflanke werden Dl und D2 freigegeben. Es hngt nun von dem whrend dieser Zeit (der gesamten H-Zeit des Taktimpulses! ) an D vorhandenen Signal ab, ob Ausgang D1 H und demzufolge Ausgang D2 L fhrt oder ob Ausgang D1 auf L geht und Ausgang D2 auf H bleibt. Whrend der H=Dauer des Taktimpulses sorgen die zueinander komplementren Ausgangssignale an D1 und D2 fr die unterschiedliche Ladung auf Cl' und C2.
Werden beide Eingänge auf H-Pegel gesetzt, heißt der Zustand "nicht speicherbar". Dies ist ein unerwünschter Zustand und wird auch als "unbestimmt" oder "verboten" bezeichnet. Das Ganze kann man sich auch an einem Zeitimpulsdiagramm ansehen. Wie du erkennen kannst, wird Q mit dem ersten Impuls von S "gesetzt" und beim zweiten Impuls, diesmal von R, "rückgesetzt". RS-Flipflop – NOR-Flipflop oder NOR-Latch Eine beliebte Variante des RS-Flipflops wird aus NOR-Gattern zusammengesetzt. Die Grundschaltung wird dabei auch oft als NOR-Flipflop oder NOR-Latch bezeichnet. NOR-Flipflop Das NOR-Latch wird aus zwei NOR-Gattern zusammengeschaltet. Allerdings müssen die Flipflop Ausgänge miteinander vertauscht werden, damit sich ein RS-Flipflop ergibt. Das ist die klassische Darstellungsweise eines RS-Flipflops. RS-Flipflop – NAND-Flipflop oder NAND-Latch Die zweite wichtige Darstellungsweise ist das NAND-Flipflop oder auch NAND-Latch. Wie du erkennen kannst wird das Flipflop durch zwei parallel geschaltete NAND-Gatter gebildet.
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